作者：观潮Joe

时隔六年，麒麟芯终于“满血”回归了！

刚刚，麒麟9050 Pro在华为新品发布会上正式亮相，并由最新款Mate XT 2三折叠手机首发搭载。

据新华社报道，这是时隔六年之后，华为再次在旗舰发布会上推出全新的麒麟芯片。更值得注意的是，麒麟9050 Pro还是首款采用逻辑折叠（LogicFolding）技术的高性能芯片。

这项技术今年5月刚刚公开时，最先冒出来的质疑之一就是散热。

逻辑其实很好理解，传统芯片里的电路主要铺在一个平面上，而逻辑折叠要把部分逻辑电路“折”成上下多层，在差不多的面积里塞进更多晶体管。芯片本来就是发热大户，现在还要继续往三维方向堆，功率密度会不会更高？热量会不会更难散出去？

华为董事、半导体业务部总裁何庭波后来在论文中回忆，5月LogicFolding首次公开亮相时，现场最尖锐的质疑就是“heat”——发热。

几个月后，何庭波干脆把这个问题写进了新论文的标题。

9月4日，她在中科院科技论文预发布平台ChinaXiv发布《Huawei's τ Chip Was Supposed to Melt?》。翻成大白话就是：华为这颗τ芯片，按道理不是该热到“熔化”吗？

论文拿出的结果十分反直觉。根据论文披露的Kirin 2026实测数据，采用逻辑折叠之后，晶体管密度从每平方毫米约1.55亿个提升到2.38亿个，一代增加约55%；可在完成相同性能的情况下，NPU功耗下降66%，GPU下降58%，CPU性能核心也下降41%。

也就是说，芯片确实被塞得更“挤”了，干同样的活却反而更省电。

为什么把芯片“折”起来以后，晶体管更多了，功耗反而还能往下降？要回答这个问题，就得先搞明白，华为所谓的“韬定律”到底想改变什么。

需要说明的是，这篇论文目前仍是预印本，测试数据主要来自华为作者自己的披露，尚未经严格同行评审，以下更多是借此理解华为这条技术路线。

感兴趣的读者可以去看看论文原文，原文地址：https://www.chinaxiv.org/abs/202609.00031

晶体管缩不动了，华为换了个方向

过去几十年，提升芯片性能最主流的办法，就是把晶体管越做越小。从14nm、7nm一路到5nm、3nm，晶体管越小，同样面积里就能装下越多，性能和能效通常也跟着往上走。

但这条路越走越费劲。制程越先进，研发和制造的难度、成本都在不断上升。。

对华为而言，还有一个更现实的“卡脖子”难题。何庭波在论文中提到，继续沿传统几何微缩路线向前，需要华为无法获得的EUV等先进制造工具，因此必须寻找新的办法。

华为最后盯上的，是“时间”。

“韬定律”里的“韬”来自希腊字母τ，代表时间常数。过去大家关心的是晶体管还能做多小，华为则换了个思考方向：芯片里的信号能不能少跑点路？关键路径能不能缩短？花在等待和传输上的时间，还能不能继续往下压？

逻辑折叠，就是顺着这个思路来的。

传统芯片可以想象成一座只有一层的超大办公园区，CPU、GPU、NPU、DSP这些模块全摊在一个平面上。有些信号想从一头传到另一头，得在芯片里横向跑很远。逻辑折叠相当于把平层园区盖成楼房，把一部分电路分到上下两层，原来又长又横的连线，就有机会换成短得多的垂直连接。

真正撑起这套做法的，是混合键合技术。Kirin 2026已经把上下两层之间的键合间距做到1.5微米，垂直连接约5000万个；论文还透露，Kirin 2027的硅片已做到1微米间距、超过1亿个垂直互连，后续还计划继续推进到720nm甚至480nm。

所以这里的“折叠”，并不是简单把两颗芯片摞起来，而更像是把原本在二维平面铺开的逻辑，逐步搬进三维空间重新排布。

芯片最费电的，往往是“搬数据”

为什么叠得更密，功耗反而能降？关键在于现代芯片的耗电，并不只花在计算本身。

一个计算单元算完，得把结果送给下一个单元；数据还要在缓存、计算单元和各个模块之间不停来回跑。数据走的是一根根金属导线，导线越长，需要充放电的电容就越大，耗电也就越多。

论文打了个很形象的比方：晶体管是在办公室里“干活”，导线负责“通勤”，而如今不少芯片，已经把很大一部分能量耗在了通勤路上。

逻辑折叠做的第一件事，就是缩短这段通勤距离。论文数据显示，折叠后典型路径长度能缩短约20%，部分关键路径最多缩短70%；某个处理模块的时钟布线缩短28%，时钟缓冲器数量也从43600个减到19000个。

不过，导线变短只解释了一部分省电，更大的一块来自降压。

芯片的动态功耗大致满足这个关系：功耗≈电容×电压²×频率。导线变短，电容就下降；关键路径缩短后，芯片完成同样任务的时间更从容，工程师就能让更多计算单元并行干活，同时把频率和电压都往下调。而电压在公式里是平方项，一旦明显下降，功耗就会跟着大幅减少。

论文也讲得很清楚，互连缩短贡献了一部分节能，更大的收益来自电压下降。

NPU是最典型的例子。上一代NPU是“一个大核+两个能效核”，Kirin 2026则利用折叠腾出的空间，直接上了四个大核。硬件更多了，却不必让每个核都拼命转。在同样实现29TOPS性能的情况下，频率可以降低约63%，电压从0.85V降到0.55V，最终功耗下降66%，功率密度下降73%。

论文里有一句话把这套思路总结得很到位：More hardware, running gentler, doing more ——硬件更多，跑得更从容，干的活却更多。

NPU、GPU先吃到红利，CPU要难得多

不同模块从逻辑折叠里得到的好处并不一样，实测数据一眼就能看出来。

NPU和GPU都擅长并行计算，一个任务可以拆成很多份，同时交给许多计算单元一起做。这样一来，折叠多出的晶体管就能直接换成更多并行硬件，再用更高的并行度去换更低的频率和电压。所以NPU同性能下功耗降66%、GPU降58%，效果都很显著。

CPU性能核心就没这么好办。它承担的任务往往有很强的前后依赖——前一步没算完，后一步根本没法开始。可以理解成一条流水线：有些环节能多叫几个人一起上，有些环节却只能一个接一个地来。Kirin 2026的CPU性能核心同样做到了同性能功耗下降41%，但频率只降了约9%，收益明显小于NPU和GPU。

这也正好说明，为什么这条路线在AI时代格外值得关注：AI计算天生高度并行，NPU、GPU最容易把“多硬件、低频率、低电压”这套打法用起来。

论文还特意放了一个“翻车”案例。Kirin 2026第一次折叠DSP时，总功耗下降25%，但占地面积同时缩小40%，最后单位面积上的功率密度反而上升24%。直到Kirin 2027的第二代方案，DSP功耗进一步下降47%，功率密度才真正低于原来的平面设计。

这个“反例”反而很有价值，它说明逻辑折叠并不是“一折解千愁”。一旦设计没处理好，面积缩得比功耗还快，散热压力照样会回来。

要省电还是要性能？华为拿到的是一个“调节旋钮”

Kirin 2026那些漂亮的低功耗数据，都有一个前提：同等性能比较。

如果华为不把省下来的时间余量用来省电，而是让芯片全速跑，结果就是另一番景象。

论文披露，NPU可以从29TOPS提升到70TOPS，比上一代高141%；GPU帧率提升42%；CPU的HNX测试性能提升18%。与此同时，这些模块的功率密度也会重新高于上一代平面芯片。

所以，“韬定律”并不绝对等于让芯片更省电。作者自己写得很明白，τ是一条时间缩微定律，而不是能源定律。逻辑折叠真正带来的，是一份额外的“时间余量”，你可以拿它换更高性能，也可以拿它换更低的频率、电压和功耗。Kirin 2026选择把相当一部分余量换成了能效。

这么看，华为拿到的更像一个新的“性能—功耗旋钮”：要性能就往上拧，要续航和散热就往回收。

真正难啃的骨头还在后面

逻辑折叠已经拿出了真实硅片数据，但往后的技术难度一点没减。

第一块硬骨头还是CPU。论文自己判断，要进一步挖CPU在逻辑折叠上的潜力，还需要未来3到5年的设计创新，同时依赖更先进的EDA工具、更长的验证周期，以及更深的软硬件协同。

第二块是散热。3D堆叠以后，底层产生的热量需要经过上层才能传出去。Kirin 2026目前采取的是相对保守的办法：没有把所有高功耗模块一股脑叠起来，只针对收益最大的关键路径做选择性折叠，同时把热点和低功耗区域交错布局，尽量避免上下两层的热点直接叠在一起。论文还特别强调，真正要盯的是晶体管结温，而不是简单看整颗芯片的平均温度。

第三块是制造。键合间距从1.5微米继续缩到1微米、720nm乃至480nm之后，对晶圆对准、清洗、CMP平坦化、应力控制和晶圆翘曲，都会提出越来越苛刻的要求。

所以，“把芯片折起来”听上去越轻巧，越往后走实际的工程门槛却越来越高。

对产业链，看点不只是“先进封装”

从这篇论文透出的路线看，芯片性能的竞争，正从单一的制程竞赛，扩展为整个系统的较量。

过去聊先进芯片，第一反应往往是“几纳米”。而按华为这套思路，今后还得同时看混合键合能做多密、上下两层能不能精准对接、EDA能不能驾驭越来越复杂的跨层设计、热点压不压得住、软件能不能把任务调度到最合适的硬件上。

论文甚至把晶圆级混合键合看作一道跨层制造工序，而不只是传统意义上的“后道封装”。

如果逻辑折叠继续推进，混合键合、晶圆级3D集成、晶圆工艺控制、EDA、热感知设计这些环节的重要性都会水涨船高。

但这里要和“相关概念股都会受益”的说法划清界限，技术路线变重要，不等于订单和利润会同步兑现。

对A股而言，真正值得跟踪的，是哪些公司已经实实在在握有对应的设备、工艺或设计能力。

华为这篇论文，绕了一大圈，最后回答的其实是一个特别朴素的问题：晶体管快缩不动了，芯片的性能还能从哪儿挤？

华为给出的答案是，不再只跟“纳米”死磕。过去，数据在芯片里长途奔袭、干等、被串行卡住，这些时间全浪费了。现在往三维空间里长，让架构、制造工艺、EDA、软件调度一起上，把损耗一点点抠回来。

这条路线距离成熟还很远，CPU、散热、EDA和高密度垂直互连，哪一块都是硬骨头。Kirin 2026给出的实测结果展示了另一种可能，芯片想继续变快、变省电，今后未必只能盯着“晶体管还能做多小”。

让数据少搬一点、把路修短一点，也能挤出相当可观的提升。

免责声明：本文仅基于华为相关论文及公开资料进行技术解读与产业分析，论文目前仍属预印本，部分数据尚待更多独立验证；文中内容不构成任何投资建议。

参考资料：

1、华为时隔六年再次发布高性能芯片 - 新华网

2、Tingbo He.Huawei's τ Chip Was Supposed to Melt?.中国科学院科技论文预发布平台

3、华为何庭波再论韬定律 正面拆解3D堆叠散热难题 - 上海证券报

4、华为“韬定律”细节再公开：麒麟2026密度暴涨55% 功耗反而大降 - 财联社